简介:在研发一套基于0.18μm工艺的全新半导体芯片时,由于芯片工艺的要求我们将标准0.18μm工艺流程中的接触孔蚀刻阻挡层由原来的UVSIN+SION改为SIN,但却引进了PID(等离子体损伤)的问题。当芯片的关键尺寸减小到0.18μm时,栅氧化层变得更薄,对等离子体的损伤也变得更加敏感。所以如何改善PID也成为这款芯片能否成功量产的重要攻坚对象。这一失效来源于接触孔阻挡层的改变,于是将改善PID的重点放在接触孔蚀刻阻挡层之后即后段工艺上。后段的通孔蚀刻及钝化层的高密度等离子体淀积会产生较严重的等离子体损伤,因此如何改善这两步工艺以减少等离子体损伤便成为重中之重。文中通过实验验证了关闭通孔过蚀刻中的磁场以及减小钝化层的高密度等离子体淀积中的溅射刻蚀功率可以有效改善芯片的等离子体损伤。通过这两处的工艺优化,使得PID处于可控范围内,保证了量产的芯片质量。
简介:针对抗辐照SOIPMOS器件的直流特性与低频噪声特性展开试验与理论研究,分析离子注入工艺对PMOS器件电学性能的影响,并预测其稳定性的变化。首先,对离子注入前后PMOS器件的阈值电压、迁移率和亚阈摆幅进行提取。测量结果表明:埋氧化层离子注入后,器件背栅阈值电压由-43.39V变为-39.2V,空穴有效迁移率由127.37cm2/Vs降低为80.45cm2/Vs,亚阈摆幅由1.35V/dec增长为1.69V/dec;结合背栅阈值电压与亚阈摆幅的变化,提取得到埋氧化层内电子陷阱与背栅界面态数量的变化。随后,分析器件沟道电流噪声功率谱密度随频率、沟道电流的变化,提取γ因子与平带电压噪声功率谱密度,由此计算得到背栅界面附近的缺陷态密度。基于电荷隧穿机制,提取离子注入前后埋氧化层内陷阱态随空间分布的变化。最后,基于迁移率随机涨落机制,提取得到离子注入前后PMOS器件的平均霍格因子由6.19×10-5增长为2.07×10-2,这表明离子注入后器件背栅界面本征电性能与应力稳定性将变差。
简介:得可加强精益团队建设让客户期待更多(中国上海,2010年7月22日)得可日前宣布,委任精益六西格玛黑带师宗亮小姐为业务改善工程师。这位新成员将加入得可质量部,主要负责精益业务改善计划,以此提高全公司的效益,除此之外,她还将扩展中国和英国的质量管理系统,让这些地区的客户能"期待更多"。
简介:<正>根据美国半导体产业协会最新公布的年报,全球半导体销售2002年将增长1.8%,达1410亿美元,2003年的增长率将为19.8%,达到1690亿美元;2004年将增长22%,达2060亿美元;2005年可望维持在2004年的水平,2060亿美元。2002年闪存全球销售将增长0.7%,达77亿美元;2003年可望增长39%。微处理器