简介：本设计对免缩放因子CORDIC算法进一步改进，改进包括进一步减少迭代次数和减少双步CORDIC算法中区间折叠模块输出调整方式。将改进后的算法与免缩放因子单步算法和免缩放因子双步算法相结合，给出一种正余弦波形产生的架构。用Verilog编写RTL级实现改进后的架构代码，仿真输出与Matlab数据对比，其中正余弦误差都集中在2％一下。在A1teraEP2C70F89C6芯片上做FPGA验证，时钟频率可达1000MHz。
简介：环保要求的日益严格对线路板行业的发展提出了更高的要求，传统的线路板制作工艺不仅造成大量金属、水、电和化学材料的浪费而有悖环保原则，也大大增加了企业的生产成本。本公司在大量试验的基础上，创新了免锡省铜的线路板制作新工艺，达到减少污染降低成本的生产目标，并保证品质符合众多客户的生产技术要求。
免绵放因子CORDIC算法改进及FPGA实现
免锡省铜的线路板制作工艺
